实验一 集成逻辑门的逻辑功能测试以及QuartusⅡ的基本使用
一、实验目的
二、实验原理
三、实验设备
四、实验内容及实验步骤
五、实验总结
实验二 组合逻辑电路的原理图设计
一、实验目的
二、实验原理
三、实验设备
四、实验内容及实验步骤
五、实验总结
实验三 8-3编码器的Verilog设计与实现
一、实验目的
二、实验环境
三、实验内容
四、实验原理
五、实验步骤
六、实验总结
实验四 3-8译码器的Verilog 设计与应用
一、实验目的
二、实验环境
三、实验内容
四、实验原理
五、实验步骤
六、实验总结
实验五 数据选择器的Verilog设计及Symbol的生成
一、实验目的
二、实验环境
三、实验内容
四、实验原理
五、实验步骤
六、思考练习
实验六 组合逻辑电路的Verilog 设计
一、实验目的
二、实验环境
三、实验内容
四、实验步骤
五、实验总结
实验七 D触发器的Verilog设计
一、实验目的
二、实验环境
三、实验内容
四、实验原理
五、实验步骤
六、实验总结
七、思考练习
实验八 4位二进制加减法计数器的Verilog设计
一、实验目的
二、实验环境
三、实验内容
四、实验原理
五、实验步骤
六、实验总结
七、思考练习
实验九 基于状态机的数字系统综合设计
一、实验目的
二、实验环境
三、实验内容
四、实验总结
附录A Verilog简明教程
附录B 下载至FPGA芯片时要注意的问题
附录C 实验报告要求
附录D 部分参考程序